Verilogでは配列の要素数は宣言時に指定する必要があったので何かと不便でしたが、SystemVerilogでは、要素数を自由に変更できる動的配列が使えます。動的配列は下記のように『型 配列名[]』で宣言します。 int dynamic_array[]; 動的配列はクラスのため、ne…