シミュレーション終了時に実行されるfinal文

最近知ったのですが、SystemVerilogでは、シミュレーション終了時に実行されるfinal文というものが追加されています。使い方は簡単で、シミュレーション終了時にfinal文内の記述が1回だけ実行されます。なお手続き的処理(#遅延とか)は記述できません。

moduel tb;
  initial begin
    #100;
    $finish;
  end

  final begin
    $display("%t:owata", $time);
  end
endmodule

#    Time: 100 ps  Iteration: 0  Instance: /tb
#                  100:owata